삼성전자, 세계 최초 3D 적층 로직 트랜지스터 구현

VLSI 베스트 페이퍼 선정…메모리 적층 기술, 로직 반도체로 확장 삼성전자가 반도체연구소 로직 TD팀이 2026 VLSI 심포지엄 에서 게이트 간격 42nm(나노미터) 수준의 3차원 적층 전계효과 트랜지스터(3D Stacked FET) 구조를 세계 최초로 구현해 발표했다고 17일 뉴스룸을 통해 밝혔다. VLSI는 IEDM, ISSCC와 함께 세계 3대 반도체 학회로 꼽힌다. 해당 논문은 1000편이 넘는 제출 논문 가운데 최고 평가를 받아 베스트 페이퍼로 선정됐다. 이번 연구의 핵심은 기존 평면(2D) 구조의 트랜지스터를 수직으로 적층해 반도체 집적도를 획기적으로 높인 것이다. 반도체 업계는 그동안 미세화 공정을 통해 성능 향상을 추진해왔지만 소자 간 간격이 좁아질수록 전기적 간섭이 증가하는 물리적 한계에 직면해 왔다....